[7급 국가직 전자회로 2019년 11번]

다음 그림 (a)의 회로에서 Q 값은 초기에 ‘0’인 논리 값에서 시작한다. 그림 (b)와 같이 클럭 CLK와 두 개의 입력 R 및 S가 주어질 때, 구간 T3 － T4와 구간 T6 － T7에서 Q의 논리 값은? (단, 각 논리 게이트에서 지연은 없다)

T3 － T4 구간 T6 － T7 구간