7급 국가직 전자회로 2012년 기출문제

시행 2012-07-28 · 책형 인 · 20문항 · 출처: 인사혁신처 공개 기출(공공데이터포털, 이용허락 제한 없음)

전체 풀기 (시험 모드)원본 PDF 받기 2012 7급 국가직 전과목

다음 회로의 전압이득(

\frac{V _{out}}{V _{in}}

)은? (단, 연산증폭기의 특성은 이상적이라고 가정한다)

전자회로

① $- \frac{R _{2}}{R _{1}} (1 + \frac{R _{5}}{R _{6}})$
② $- \frac{R _{2} + R _{3}}{R _{1}} (1 + \frac{R _{5}}{R _{6}})$
③ $- \frac{R _{2}}{R _{1}} (1 + \frac{R _{5}}{R _{6} // R _{4}})$
④ $- \frac{R _{2} + R _{3}}{R _{1}} (1 + \frac{R _{5}}{R _{6} // R _{4}})$

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정답 ① · 해설 보기

다음 증폭회로가 1 kΩ의 입력저항(

R_{in}

), 40 dB의 DC 전압이득(A_V,DC),

\frac{1 0 ^{6}}{2 π}

Hz의 단일이득주파수(unity-gain frequency, f_t)를 가질 때,

R_{2}

[kΩ]와

C

[nF] 값에 가장 근사한 것은? (단, 연산증폭기의 특성은 이상적이라고 가정한다)

R₂ C

전자회로

①10 0.01
②10 1
③100 0.01
④100 1

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정답 ④ · 해설 보기

신호

s (t)

를 다음 시스템에 입력하였을 때, 주파수변조(FM) 신호가 만들어졌다면 블럭 A와 B로 옳은 것은?

A B

전자회로

①미분기 진폭 변조기
②적분기 진폭 변조기
③미분기 위상 변조기
④적분기 위상 변조기

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정답 ④ · 해설 보기

다음 회로에 대한 해석으로 옳지 않은 것은? (단, 연산증폭기의 특성은 이상적이라고 가정한다)

전자회로

① $V_{x} = - I_{1} R_{2}$
② $\frac{V _{x}}{V _{in}} = - \frac{R _{2}}{R _{1}}$
③ $\frac{V _{out}}{V _{x}} = 1 + \frac{R _{3}}{R _{4}} + \frac{R _{2}}{R _{4}}$
④ $\frac{V _{out}}{V _{in}} = - \frac{R _{2}}{R _{1}} (1 + \frac{R _{4}}{R _{3}} + \frac{R _{4}}{R _{2}})$

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정답 ③ · 해설 보기

다음 논리회로의 입력 A, B, C에 0 V 또는 5 V 전압이 인가될 때, 출력 Y를 표현한 것으로 옳은 것은? (단, 다이오드의 특성은 이상적이며, NMOS 트랜지스터의 turn-on 저항은 0보다 크고 PMOS 트랜지스터의 turn-on 저항보다는 상당히 작다고 가정한다)

전자회로

① $AB + C$
② $AB + C$
③ $AB + C$
④ $(A + B) C$

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정답 ① · 해설 보기

다음 회로에서 2개의 바이폴라 트랜지스터가 동일하고 얼리 전압을 무한대라고 가정하였을 때, Q₂의 에미터에서 들여다 본 임피던스

R_{X}

를 표현한 것으로 가장 근사한 것은? (단,

β ≫ 1

)

전자회로

① $\frac{1}{g _{m2}} + R_{C}$
② $\frac{1}{g _{m2}} + \frac{1}{g _{m1}}$
③ $\frac{1}{g _{m2}} + \frac{1}{β + 1} (\frac{1}{g _{m1}} + \frac{R _{B}}{β + 1})$
④ $\frac{1}{g _{m2}} + \frac{1}{β + 1} (\frac{1}{g _{m1}} + R_{C} + \frac{R _{B}}{β + 1})$

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정답 ③ · 해설 보기

다음 회로에서 오프셋(offset) 전압

V_{os}

의 영향을 제거할 수 있는

I_{C}

를 표현한 식으로 옳은 것은? (단, 음영처리 된 연산증폭기의 특성은 이상적인 것으로 가정한다)

전자회로

① $(\frac{1}{R _{1}} + \frac{1}{R _{2}}) V_{os}$
② $(\frac{1}{R _{1}} - \frac{1}{R _{2}}) V_{os}$
③ $\frac{1}{R _{1}} V_{os}$
④ $- \frac{1}{R _{2}} V_{os}$

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정답 ① · 해설 보기

다음 그림은 위상잠금루프(Phase-Locked Loop, PLL)를 사용한 주파수 합성기 회로의 한 예를 보여주고 있다. 회로에 대한 설명으로 옳지 않은 것은?

전자회로

①전하 펌프(charge pump) PLL이며 $R, C_{1}, C_{2}$ 로 구성된 부분은 저역통과 필터로도 작용한다.
②출력신호( $V_{out}$ )의 크기는 분주비 D에 의해 나누어진 후 입력신호( $V_{in}$ )와 비교되며, D는 정수만 가능하다.
③입력신호와 출력신호의 위상이 일치하면 VCO의 제어전압은 일정하게 유지된다.
④출력신호의 전압 크기는 전류원( $I_{p, u}$ , $I_{p, d}$ )의 크기와 무관하다.

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정답 ② · 해설 보기

다음 회로와 같이 전류이득이

β

인 바이폴라 트랜지스터를 이용하여 전류원을 구성하였을 때, I₁과 I_ref의 전류 비(

\frac{I _{1}}{I _{ref}}

)는? (단, 바이폴라 트랜지스터의 얼리 효과는 없는 것으로 한다)

전자회로

① $\frac{β + 2}{β}$
② $\frac{β}{β + 2}$
③ $\frac{β ^{2} + 2 β}{β ^{2} + 2 β + 2}$
④ $\frac{β ^{2} + 2 β + 2}{β ^{2} + 2 β}$

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정답 ③ · 해설 보기

10.

다음 회로가 발진하기 위한

\frac{R _{2}}{R _{1}}

의 조건으로 가장 옳은 것은? (단, 연산증폭기의 특성은 이상적이라고 가정한다)

H (j ω) = \frac{V _{2}}{V _{o u t}} = \frac{j ω R C}{1 - ( ω R C ) ^{2} + j ω 3 R C}

전자회로

① $\frac{R _{2}}{R _{1}} \geq 1$
② $\frac{R _{2}}{R _{1}} = 1$
③ $\frac{R _{2}}{R _{1}} < 2$
④ $\frac{R _{2}}{R _{1}} \geq 2$

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정답 ④ · 해설 보기

11.

다음 논리회로에서 A ＝ 1011, B ＝ 1001 이 입력되었을 때 출력 Y의 논리값은?

전자회로

①0111
②0010
③1111
④1010

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정답 ② · 해설 보기

12.

다음 논리회로의 출력 Y를 표현한 것으로 옳은 것은?

전자회로

① $(A + B + D) C$
② $A B D + C$
③ $A + (B + D) C$
④ $A (BD + C)$

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13.

다음 DAC(Digital to Analog Converter) 회로에서 입력 논리값이 0010 (D₀ D₁ D₂ D₃)일 때, 출력전압(V_out)[V]은? (단, 연산증폭기의 특성은 이상적이라고 가정하며, 논리값 ‘1’ ＝ 10 V, 논리값 ‘0’ ＝ 0 V이다)

전자회로

①－10
②－5
③－2.5
④－1.25

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14.

다음 JK 플립플롭을 사용한 회로에서 클럭(CLK)의 주파수가 100 kHz일 때, 단자 D의 출력신호(D_out) 주기[㎲]는?

전자회로

①20
②40
③80
④160

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15.

다음 설명 중 옳지 않은 것은?

전자회로

①항복영역(breakdown region)에서 동작하는 제너 다이오드(zener diode)를 이용하여 전압 조정기(voltage regulator) 회로를 만들 수 있다.
②일반적으로 차동증폭기의 공통모드제거비(Common-Mode Rejection Ratio, CMRR) 값은 클수록 좋다.
③연산증폭기를 사용하는 증폭기 회로에서 상당히 큰 입력신호가 들어오면 선형적으로 반응하지 않을 수도 있다.
④이상적인 ADC(Analog to Digital Converter)의 최소 분해능(resolution 또는 LSB)은 비트 수와 선형적 관계이다.

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16.

다음 회로의 차동모드 이득(

\frac{V _{out}}{V _{id}}

)으로 가장 옳은 것은? (단, 트랜지스터 M₁과 M₂는 동일한 NMOS, M₃와 M₄는 동일한 PMOS이며, body effect 영향은 무시한다)

전자회로

① $g_{m1} (r_{o1} // r_{o3})$
② $2 g_{m1} (r_{o1} // r_{o3})$
③ $g_{m1} (r_{o1} // r_{o3} // \frac{1}{g _{m3}})$
④ $2 g_{m1} (r_{o1} // r_{o3} // \frac{1}{g _{m3}})$

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정답 ① · 해설 보기

17.

다음 쌍안정(bistable) 회로의 입출력 전달특성을 나타낸 그림과높은 쪽 문턱전압(V_TH)의 값[V]으로 옳은 것은?

입출력 전달특성 높은 쪽 문턱전압(V_TH)

전자회로

①(a) 2.0
②(b) 2.0
③(a) 2.5
④(b) 2.5

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정답 ② · 해설 보기

18.

다음 회로의 소신호 전압이득(

\frac{V _{out}}{V _{in}}

)을 표현한 식으로 가장 옳은 것은? (단, g_m1 ≠ g_m2 ≠ g_m3 이며, body effect와 channel-length modulation 영향은 무시한다)

전자회로

① $- g_{m1} R_{1} g_{m3} R_{2}$
② $- \frac{g _{m1} R _{1} g _{m3} R _{2}}{1 + g _{m3} R _{2}}$
③ $- g_{m2} R_{1} g_{m3} R_{2}$
④ $- \frac{g _{m2} R _{1} g _{m3} R _{2}}{1 + g _{m1} R _{2}}$

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정답 ② · 해설 보기

19.

다음 발진기 회로의 출력 파형(

V_{out}

)으로 가장 옳은 것은? (단, 연산증폭기의 특성은 이상적이라고 가정한다)

전자회로

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정답 ③ · 해설 보기

20.

다음 회로에 60 [Hz]의 교류전압이 입력되었을 때, 회로 동작에 대한 설명으로 옳지 않은 것은? (단, 연산증폭기의 특성은 이상적이라고 가정한다)

전자회로

①노드 A에는 전파(full-wave) 정류된 전압파가 출력되어 커패시터를 충전시키게 되며, 이 때 커패시터의 $C_{1}$ 값을 작게 할수록 리플전압은 작게 된다.
②노드 B의 전압이 제너전압 $V_{Z}$ 보다 클 때, 제너 다이오드는 도통 상태가 되어 노드 B의 전압이 $V_{Z}$ 를 유지하게 되며, 이 때 바이폴라 트랜지스터의 $V_{BE}$ 를 무시하면 $V_{out}$ 은 $(1 + \frac{R _{2}}{R _{3}}) V_{Z}$ 가 된다.
③외부 요인으로 노드 C의 전압 $V_{out}$ 이 감소하면, $\frac{R _{3}}{R _{2} + R _{3}} V_{out}$ 로 주어지는 노드 D의 전압이 감소하게 되며, 이는 연산증폭기 반전단자의 입력전압의 감소를 일시적으로 초래하게 된다.
④노드 D의 전압이 감소하면, 연산증폭기의 출력전압은 증가하게 되며, 결과적으로 에미터 전류를 증가시켜 $V_{out}$ 을 증가시키게 된다.

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